AT24C02A/04A
Figure 4. Bus Timing
Figure 5. Write Cycle Timing
SCL
SDA
8th BIT
ACK
WORDn
(1)
t wr
STOP
CONDITION
START
CONDITION
Notes:
1. The write cycle time t WR is the time from a valid stop condition of a write sequence to the end of the internal clear/write cycle.
Figure 6. Output Acknowledge
7
0976Q–SEEPR–8/05
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